asic任職要求9篇

第1篇 高級(jí)asic設(shè)計(jì)工程師/senior asic design engineer職位描述與崗位職責(zé)任職要求

職位描述：

崗位職責(zé)：

制定圖像處理，視頻編解碼和其它算法硬件實(shí)現(xiàn)的微架構(gòu)

rtl級(jí)asic設(shè)計(jì)，驗(yàn)證和集成

電路綜合，以及基于時(shí)序，面積和功耗的設(shè)計(jì)優(yōu)化

撰寫asic設(shè)計(jì)的相關(guān)文檔

協(xié)同架構(gòu)組、軟件組一起開(kāi)發(fā)調(diào)試fpga或者芯片

崗位要求：

碩士及以上學(xué)歷，三年以上相關(guān)工作經(jīng)驗(yàn)

精通硬件描述語(yǔ)言(verilog， systemverilog)及腳本語(yǔ)言(perl，shell)

有圖像視頻處理領(lǐng)域相關(guān)經(jīng)驗(yàn)

熟悉各種amba總線協(xié)議

熟練使用asic設(shè)計(jì)工具，熟悉asic設(shè)計(jì)流程

具有較強(qiáng)的溝通、學(xué)習(xí)和撰寫英文文檔的能力

responsibilities:

develope micro-architecture for isp， video codec and other algorithms

rtl design， verification and integration

synthesis and optimize for timing， area and power

module and top-level documentation

work with architecture and software teams to develop ne_t-generation silicon.

qualifications:

ms with at least 3 year's equivalent e_perience

fluent with hdl languages(verilog， systemverilog)

e_perience in video codec， isp and so on

familiar with software languages c/c++

familiar with eda tools and cad flow

good documentation and communication skills

第2篇 asic項(xiàng)目經(jīng)理職位描述與崗位職責(zé)任職要求

職位描述：

asic項(xiàng)目經(jīng)理

崗位描述：

1. 收集和分析需求，制定項(xiàng)目計(jì)劃，定義項(xiàng)目范圍和可交付成果，并確定資源需求

2. 組建，協(xié)調(diào)和管理項(xiàng)目資源，負(fù)責(zé)項(xiàng)目風(fēng)險(xiǎn)和質(zhì)量管理，確保項(xiàng)目保質(zhì)保量如期完成

3. 定期召開(kāi)項(xiàng)目會(huì)議，負(fù)責(zé)項(xiàng)目的進(jìn)度跟蹤，對(duì)項(xiàng)目中各種問(wèn)題進(jìn)行記錄及溝通解決，確保項(xiàng)目的進(jìn)展及相關(guān)問(wèn)題及時(shí)地反映給管理層

4. 負(fù)責(zé)和組織編寫相關(guān)項(xiàng)目實(shí)施文檔

任職要求：

1. 電子、電氣、自動(dòng)化等相關(guān)專業(yè)本科以上學(xué)歷

2. 具有 5 年以上項(xiàng)目管理的相關(guān)工作經(jīng)驗(yàn)

2. 熟悉 asic項(xiàng)目 或者板級(jí)系統(tǒng)項(xiàng)目開(kāi)發(fā)流程

3. 掌握系統(tǒng)的項(xiàng)目管理方法，具備良好的綜合協(xié)調(diào)能力和項(xiàng)目推進(jìn)能力

4. 具備責(zé)任心及團(tuán)隊(duì)協(xié)作精神，良好的溝通與交流能力，善于處理各種人際關(guān)系

優(yōu)先錄用：

有相關(guān)和foundry，ip vender之類溝通的經(jīng)驗(yàn)和資源

第3篇 asic設(shè)計(jì)工程師崗位職責(zé)

asic設(shè)計(jì)工程師 職位描述:

1. 理解mac層調(diào)度方法;

2. 負(fù)責(zé)mac層架構(gòu)設(shè)計(jì)和rtl實(shí)現(xiàn);

3. 負(fù)責(zé)mac和soc以及物理層接口設(shè)計(jì);

4. 負(fù)責(zé)mac 層fpga驗(yàn)證;

5. 配合mac層整體的前端綜合和后端timing signoff;

6. 配合提供mac驅(qū)動(dòng)程序;

7. mac層相關(guān)模塊的優(yōu)化和維護(hù);

任職要求:

1. 計(jì)算機(jī)或電子類專業(yè)本科及以上學(xué)歷,1年以上工作經(jīng)驗(yàn);

1. 熟悉arm總線協(xié)議;

2. 熟悉wifi/bluetooth/nbiot/ ethernet 至少一種mac層協(xié)議;

3. 良好的算法理解能力;

4. 熟悉芯片asic前端設(shè)計(jì)流程;

5. 熟練的verilog/c/c++/matlab/perl 等編程能力;

6. 有成功流片項(xiàng)目經(jīng)驗(yàn)者優(yōu)先; 1. 理解物理層算法以及配合物理層算法研發(fā);

2. 負(fù)責(zé)物理層算法的rtl 實(shí)現(xiàn);

3. 設(shè)計(jì)物理層微架構(gòu);

4. 評(píng)估物理層算法實(shí)現(xiàn)后的的性能;

5. 負(fù)責(zé)相關(guān)模塊的模塊級(jí)別驗(yàn)證工作;

6. 負(fù)責(zé)相關(guān)模塊的fpga原型驗(yàn)證工作;

7. 配合相關(guān)模塊的前端綜合和后端timing signoff;

8. 配合底層驅(qū)動(dòng)工程師完善相關(guān)模塊的驅(qū)動(dòng);

9. 物理層相關(guān)模塊的優(yōu)化和維護(hù);

任職要求:

1. 計(jì)算機(jī)或通信類專業(yè)本科及以上學(xué)歷,1年以上工作經(jīng)驗(yàn);

2. 掌握信號(hào)處理算法;

3. 熟悉wifi/bluetooth/nbiot/ethernet/3g/4g/5g 至少一種物理層算法優(yōu)先;

4. 良好的算法理解能力;

5. 熟悉芯片asic前端設(shè)計(jì)流程;

6. 熟練的verilog/c/c++/matlab/perl 等編程能力;

7.有成功流片項(xiàng)目經(jīng)驗(yàn)者優(yōu)先; 職位描述:

1. 理解mac層調(diào)度方法;

2. 負(fù)責(zé)mac層架構(gòu)設(shè)計(jì)和rtl實(shí)現(xiàn);

3. 負(fù)責(zé)mac和soc以及物理層接口設(shè)計(jì);

4. 負(fù)責(zé)mac 層fpga驗(yàn)證;

5. 配合mac層整體的前端綜合和后端timing signoff;

6. 配合提供mac驅(qū)動(dòng)程序;

7. mac層相關(guān)模塊的優(yōu)化和維護(hù);

任職要求:

1. 計(jì)算機(jī)或電子類專業(yè)本科及以上學(xué)歷,1年以上工作經(jīng)驗(yàn);

1. 熟悉arm總線協(xié)議;

2. 熟悉wifi/bluetooth/nbiot/ ethernet 至少一種mac層協(xié)議;

3. 良好的算法理解能力;

4. 熟悉芯片asic前端設(shè)計(jì)流程;

5. 熟練的verilog/c/c++/matlab/perl 等編程能力;

6. 有成功流片項(xiàng)目經(jīng)驗(yàn)者優(yōu)先;

第4篇 高級(jí)asic驗(yàn)證工程師職位描述與崗位職責(zé)任職要求

職位描述：

崗位職責(zé)：

搭建模塊級(jí)和系統(tǒng)級(jí)uvm驗(yàn)證環(huán)境

根據(jù)設(shè)計(jì)需求文檔制定模塊級(jí)和系統(tǒng)級(jí)驗(yàn)證方案，跟設(shè)計(jì)工程師一起審查設(shè)計(jì)和驗(yàn)證

驗(yàn)證整個(gè)設(shè)計(jì)，調(diào)試各種錯(cuò)誤與設(shè)計(jì)中的bug

管理驗(yàn)證的審查，建立代碼質(zhì)量的標(biāo)準(zhǔn)

崗位要求：

碩士及以上學(xué)歷，三年以上相關(guān)工作經(jīng)驗(yàn)

精通verilog，systemverilog，sva及腳本語(yǔ)言(perl， shell等)

精通uvm驗(yàn)證的工具和環(huán)境

有視頻編解碼，圖像處理和外設(shè)(mipi、usb，存儲(chǔ)控制器等)調(diào)試經(jīng)驗(yàn)者優(yōu)先

具有較強(qiáng)的溝通、學(xué)習(xí)和撰寫英文文檔的能力

responsibilities：

build system and unit-level uvm verification environment

create system and unit-level verification plans from specification and review with design engineers

debug failures and manage bug tracking

conduct verification reviews and set standard for coding quality

qualifications：

master degree or above， with 3+ years working e_perience

proficiency in system verilog， object oriented programming， scripting languages

e_perience in uvm development a plus

e_perience in debugging designs of video codec， isp and peripherals (mipi， usb， memory controller， etc.) is a plus

e_cellent written， verbal and presentation skills

第5篇 高級(jí)asic設(shè)計(jì)工程師崗位職責(zé)任職要求

高級(jí)asic設(shè)計(jì)工程師崗位職責(zé)

職責(zé)描述:

1. 與架構(gòu)師合作，編寫設(shè)計(jì)文檔。

2. 完成rtl編碼、ut。

3. 協(xié)助驗(yàn)證工作，提升驗(yàn)證覆蓋率，支持fpga測(cè)試。

4. 協(xié)助后端工作，支持sta、formality、dft、ate等各項(xiàng)流程。

任職要求:

1. 5年以上verilog /asic設(shè)計(jì)經(jīng)驗(yàn)。

2. 精通綜合工具和靜態(tài)時(shí)序分析方法。

3. 具有數(shù)據(jù)網(wǎng)絡(luò)二層/三層交換芯片的的經(jīng)驗(yàn)，熟悉網(wǎng)絡(luò)測(cè)試工具和測(cè)試方法。

4. 熟悉tcl或者perl腳本語(yǔ)言。

5. 團(tuán)隊(duì)合作精神。

6. 熟悉dft、scan insertion、ate等。

高級(jí)asic設(shè)計(jì)工程師崗位

第6篇 senior asic設(shè)計(jì)工程師職位描述與崗位職責(zé)任職要求

職位描述：

主要職責(zé)：

1. 定義相關(guān)ip的微結(jié)構(gòu)

2. 帶領(lǐng)整個(gè)團(tuán)隊(duì)進(jìn)行ip的開(kāi)發(fā)

崗位要求：

1. 碩士學(xué)位及5年以上相關(guān)工作經(jīng)驗(yàn)

2. 熟悉asic芯片前端設(shè)計(jì)的各個(gè)方面，包括但不限于: rtl代碼編寫，綜合，時(shí)許分析，功耗分析和dft等

3. 擁有完整的全流程ip設(shè)計(jì)的經(jīng)驗(yàn)，從初始需求到最終gds

4. 擁有帶領(lǐng)5人以上團(tuán)隊(duì)開(kāi)發(fā)的經(jīng)驗(yàn)

擁有以下經(jīng)驗(yàn)優(yōu)先：

1. 相關(guān)ai芯片設(shè)計(jì)經(jīng)驗(yàn)

2. usb/ddr phy等ip使用經(jīng)驗(yàn)

3. uvm等相關(guān)使用經(jīng)驗(yàn)。

第7篇 高級(jí)asic設(shè)計(jì)工程師崗位職責(zé)

高級(jí)asic設(shè)計(jì)工程師 上海登臨科技有限公司 上海登臨科技有限公司,登臨 職位信息:

根據(jù)特定算法或者架構(gòu)需求定義模塊的微架構(gòu);

運(yùn)用verilog完成模塊的rtl實(shí)現(xiàn);

對(duì)設(shè)計(jì)進(jìn)行power/timing/area分析和優(yōu)化;

fpga/silicon debug;

完成相關(guān)設(shè)計(jì)文檔的編寫和整理;

任職要求:

電子及相關(guān)本科以上專業(yè);

3年及以上相關(guān)經(jīng)驗(yàn);

有asic設(shè)計(jì)經(jīng)驗(yàn),有很強(qiáng)的verilog 設(shè)計(jì)/實(shí)現(xiàn)技能,對(duì)數(shù)字設(shè)計(jì)的ppa有充分的理解;

具有獨(dú)立解決問(wèn)題的能力,良好的團(tuán)隊(duì)合作意識(shí)和溝通能力;

第8篇 芯片asic設(shè)計(jì)工程師職位描述與崗位職責(zé)任職要求

職位描述：

工作職責(zé)：

1、為公司芯片提供asic設(shè)計(jì)（pd/dft/dfr/dfm）和工藝開(kāi)發(fā)

2、負(fù)責(zé)芯片asic設(shè)計(jì)平臺(tái)建設(shè)，提高效率；

3、負(fù)責(zé)芯片floorplan規(guī)劃，物理可實(shí)現(xiàn)分析、dft/dfd等可測(cè)性設(shè)計(jì)方案制定、設(shè)計(jì)實(shí)現(xiàn)，仿真驗(yàn)證，sta時(shí)序分析，ate測(cè)試向量交付等。負(fù)責(zé)實(shí)施從netlist到gds2的所有物理設(shè)計(jì)。

4、設(shè)計(jì)過(guò)程數(shù)據(jù)分析、測(cè)試大數(shù)據(jù)分析、良率提升等

任職要求：

業(yè)務(wù)技能要求：

1、熟練掌握深亞微米后端物理設(shè)計(jì)流程，熟練使用數(shù)字芯片物理設(shè)計(jì)/驗(yàn)證工具；

2、熟悉ic dft或ic邏輯設(shè)計(jì)流程，熟練使用 synopsys 或 mentor 的相關(guān)工具。

專業(yè)知識(shí)要求：

1、具備asic設(shè)計(jì)相關(guān)的知識(shí)和能力，對(duì)新工藝有一定了解；

2、或了解后端物理設(shè)計(jì)流程，有數(shù)字芯片物理設(shè)計(jì)/驗(yàn)證工具相關(guān)經(jīng)驗(yàn)；

3、或了解dft或ic邏輯設(shè)計(jì)流程，有eda（synopsys/cadence/ansys/mentor/華大等）工具相關(guān)經(jīng)驗(yàn)

4、或了解python/數(shù)據(jù)庫(kù)/web/tensorflow/ml，具有一定大數(shù)據(jù)分析能力

第9篇 高級(jí)asic設(shè)計(jì)經(jīng)理/sr. asic design manager職位描述與崗位職責(zé)任職要求

職位描述：

崗位職責(zé)：

制定isp，視頻編解碼和其它算法硬件實(shí)現(xiàn)的微架構(gòu)

rtl級(jí)asic設(shè)計(jì)，驗(yàn)證和集成

電路綜合，以及基于時(shí)序，面積和功耗的設(shè)計(jì)優(yōu)化

撰寫asic設(shè)計(jì)的相關(guān)文檔

協(xié)同架構(gòu)組、軟件組一起開(kāi)發(fā)調(diào)試fpga或者芯片

管理設(shè)計(jì)團(tuán)隊(duì)，使整個(gè)團(tuán)隊(duì)緊密合作、高效工作

崗位要求：

碩士及以上學(xué)歷，六年以上相關(guān)工作經(jīng)驗(yàn)

精通硬件描述語(yǔ)言(verilog， systemverilog)及腳本語(yǔ)言(perl，shell)

有圖像視頻處理領(lǐng)域相關(guān)經(jīng)驗(yàn)

熟練使用asic設(shè)計(jì)工具，熟悉asic設(shè)計(jì)流程

具有較強(qiáng)的溝通、學(xué)習(xí)和撰寫英文文檔的能力

responsibilities:

develope micro-architecture for isp， video codec and other algorithms

rtl design， verification and integration

synthesis and optimize for timing， area and power

module and top-level documentation

work with architecture and software teams to develop ne_t-generation silicon.

manage the team to let members work closely and efficiently

qualifications:

ms with at least 6 year's equivalent e_perience

fluent with hdl languages(verilog， systemverilog)

e_perience in video codec， isp and so on

familiar with software languages c/c++

familiar with eda tools and cad flow

good documentation and communication skills