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后端設(shè)計崗位職責5篇

更新時間:2024-11-20 查看人數(shù):70

后端設(shè)計崗位職責

第1篇 芯片后端設(shè)計工程師崗位職責

工作職責

負責asic/soc芯片的物理實現(xiàn)及推動項目按時保質(zhì)完成,主要包括:主導(dǎo)floorplan,placement&routing,power planning,physical verification, top & block level timing closure; function and timing eco等方面的具體實現(xiàn)工作;負責與前端設(shè)計團隊、foundry/design service/test&package/ip vendor的溝通,并推動所有問題按時解決;負責推動項目的后端整體進度,并順利投片。

工作要求

一本全日制本科或碩士畢業(yè),從事芯片物理設(shè)計3年以上, 熟悉rtl設(shè)計和驗證基本流程;熟悉lint和cdc相關(guān)工具; 熟悉物理設(shè)計流程;具有豐富的頂層floorplan經(jīng)驗;具有豐富的placement&routing經(jīng)驗;具有l(wèi)ow power, dft, sta, em/ir-drop/si analysis, lec, physical verification, dfm等方面扎實的理論和實踐基礎(chǔ);具有28nm以下工藝節(jié)點流片經(jīng)驗者優(yōu)先。

第2篇 數(shù)字后端設(shè)計工程師崗位職責

數(shù)字后端設(shè)計工程師 西安紫光國芯半導(dǎo)體有限公司 西安紫光國芯半導(dǎo)體有限公司,華芯半導(dǎo)體,西安紫光國芯,西安紫光國芯半導(dǎo)體有限公司,紫光國芯 asic backend design engineer (be)

數(shù)字后端設(shè)計工程師

responsibilities:

1. responsible for developing digital designs with emphasis on backend, including floor-plan, power planning, place, cts and route.

2. work with front-end designers to optimize timing/area/power of the design implementation and perform static timing analysis.

3. optimization and verification of layout for tape-out (including rc e_traction, eco, drc, lvs).

4. power ir drop analysis and optimization, area and parasitic layout optimization, chip size optimization.

5. static timing analysis (prime time) and setup/hold fi_.

6. formal verification for equivalence checking (formality).

7. generation of fill structures according to technology requirements.

requirements:

1. 4 years e_perience in backend design flow (apr) with proven soc tape-out e_perience.

2. e_perienced in synopsys/cadence automatically physical implementation tools and flows (ic-compiler/ astro / soc-encounter/ milky-way/ star-rc_) is a plus.

3. e_perience with one or more scripting languages (perl, tcl, or shell) to make reusable automatically flow is a plus.

4. e_perience and knowledge about fe design (rtl code, flow) and verification is a plus.

5. good analytical and debugging skills.

6. good command of english.

第3篇 后端設(shè)計師崗位職責

id后端實現(xiàn)設(shè)計師 oppo移動通信 oppo廣東移動通信有限公司,oppo,oppo手機,oppo移動通信,歐珀,歐珀移動通信,oppo 職責描述:

1、在項目跟進過程中對產(chǎn)品細節(jié)進行嚴格管控,保證產(chǎn)品精致度。

2、與產(chǎn)品研發(fā)、技術(shù)制造等內(nèi)外部團隊合作,及時溝通并解決項目不同階段產(chǎn)生的問題,協(xié)助項目團隊以確保項目進度不延遲。

3、敢于創(chuàng)出新,能在項目跟進過程中對方案的細節(jié)進行再設(shè)計,提升產(chǎn)品競爭力。

4、負責項目簽樣工作。

任職要求:

1、本科及以上學歷。

2、有3年及3年以上的產(chǎn)品設(shè)計工作經(jīng)驗者優(yōu)先。

3、具備優(yōu)秀的設(shè)計審美、時尚敏感度以及藝術(shù)鑒賞能力。

4、具有一定的創(chuàng)新意識,敢于創(chuàng)新。

5、敏銳的洞察能力,對產(chǎn)品細節(jié)敏感,能及時發(fā)現(xiàn)問題。

6、優(yōu)秀的手繪能力,精通設(shè)計軟件ai/coreldraw/photoshop和建模軟件rhino/proe/alias等。

7、優(yōu)秀的溝通表達能力和團隊合作精神。

8、優(yōu)秀的邏輯分析能力,合理管控項目進度。

第4篇 后端設(shè)計工程師崗位職責

ic后端設(shè)計工程師 南京華捷艾米 南京華捷艾米軟件科技有限公司,華捷艾米,南京華捷艾米,南京華捷艾米 responsibilities:

responsible for all aspects of chip backend design, including floor planning, place and routing, cts, timing convergence iterations/optimization, and final drc/lvs.

qualifications:

1. bsee, msee or higher.

2. at least 2 years e_perience of large asic backend designs.

3. e_perience with synopsys and/or cadence design tools.

4. have 65/40/28nm e_perience is better.

5. good communication skills, team spirit.

工作職責:

負責整個芯片或模塊的布局布線設(shè)計, 包括布局規(guī)劃, 布局布線, 時鐘樹生成, 時序優(yōu)化和收斂, 以及 drc/lvs物理驗證.

任職資格:

1. 電子工程或微電子專業(yè)本科及以上學歷;

2. 至少2年以上大規(guī)模集成電路芯片后端設(shè)計經(jīng)驗;

3. 具有使用synopsys 或cadence 設(shè)計工具的相關(guān)經(jīng)驗;

4. 最好有65/40/28nm設(shè)計經(jīng)驗;

5. 良好溝通能力和團隊精神。

第5篇 ic后端設(shè)計工程師崗位職責

ic后端設(shè)計工程師 南京華捷艾米 南京華捷艾米軟件科技有限公司,華捷艾米,南京華捷艾米,南京華捷艾米 responsibilities:

responsible for all aspects of chip backend design, including floor planning, place and routing, cts, timing convergence iterations/optimization, and final drc/lvs.

qualifications:

1. bsee, msee or higher.

2. at least 2 years e_perience of large asic backend designs.

3. e_perience with synopsys and/or cadence design tools.

4. have 65/40/28nm e_perience is better.

5. good communication skills, team spirit.

工作職責:

負責整個芯片或模塊的布局布線設(shè)計, 包括布局規(guī)劃, 布局布線, 時鐘樹生成, 時序優(yōu)化和收斂, 以及 drc/lvs物理驗證.

任職資格:

1. 電子工程或微電子專業(yè)本科及以上學歷;

2. 至少2年以上大規(guī)模集成電路芯片后端設(shè)計經(jīng)驗;

3. 具有使用synopsys 或cadence 設(shè)計工具的相關(guān)經(jīng)驗;

4. 最好有65/40/28nm設(shè)計經(jīng)驗;

5. 良好溝通能力和團隊精神。

后端設(shè)計崗位職責5篇

【第1篇】芯片后端設(shè)計工程師崗位職責工作職責負責asic/soc芯片的物理實現(xiàn)及推動項目按時保質(zhì)完成,主要包括:主導(dǎo)floorplan,placement&routing,power planning,physical v
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